02 / TIA LITERATURE
An Integrated Burst-Mode 2R Receiver Employing Fast Residual Offset Canceller for XGS-PON in 40-nm CMOS
若 PDF 预览未显示，可使用上方链接打开原文。
作者与单位: Yifei Xia 等，西安交通大学 / Huawei Technologies
会议: IEEE CICC 2024
DOI: 10.1109/CICC60959.2024.10528965
原文: paper.pdf
核心参考量
| 维度 | 信息 |
|---|---|
| 应用场景 | XGS-PON 10Gb/s OLT 上行突发光接收 |
| 是否实测 | 是 |
| 工艺节点 | 40 |
| 前端架构 | 突发模式 TIA + 限幅放大器 (LA) 两级架构 |
| 关键性能条件 | 40nm CMOS；XGS-PON 10 Gb/s；2 mApp 突发输入下 TIA AOC 建立约 10 ns；相对连续模拟 AOC 加速约 1000 倍 |
| 可参考程度 | ★★☆☆☆ |
设计挑战
- 应用约束：XGS-PON 10Gb/s OLT 上行突发光接收。
- 核心电路矛盾：传统连续TIA对突发输入的失调恢复慢。本文将TIA与限幅放大器串接，并用快速残余失调消除器缩短包间建立时间；性能重点是切换瞬态而非静态跨阻或低频噪声。
- 指标与实现约束：输入幅度跨越约 1000 倍，仍需在约 10 ns 内完成粗调、细调和连续模式切换，同时控制基线漂移。
架构创新点
1. 前端拓扑
突发模式 TIA + 限幅放大器 (LA) 两级架构。该拓扑决定输入阻抗、反馈环路和主要噪声源，也是判断能否迁移到阵列读出的第一层依据。
2. 关键机制
.ROC 快速残差失调消除
3. 与传统方案的差异
传统连续TIA对突发输入的失调恢复慢。本文将TIA与限幅放大器串接，并用快速残余失调消除器缩短包间建立时间；性能重点是切换瞬态而非静态跨阻或低频噪声。
性能与证据
| 项目 | 判断 |
|---|---|
| 工艺 | 40 |
| 验证方式 | 是 |
| 关键性能 | 10 Gb/s；2 mApp；约 10 ns AOC settling；约 1000× 加速 |
| 证据等级 | 芯片实测，证据等级较高 |
| 参考程度 | ★★☆☆☆ |
原文摘要证据：IEEE CICC 2024 30-6 An Integrated Burst-Mode 2R Receiver Employing Fast open-loop nature. However, the Residual Offset Canceller for XGS-PON in 40-nm CMOS gain mismatch between signal and feedforward path makes it difficult 1 Yifei Xia, 1Shuaizhe Ma, 1Wanqing Zhao, 1Jia Li, 1Ruixuan Yang, to carry out high-accuracy offset 1 Yuye Yang, 1Xi liu, 1Feiyan
与 SOTA 对比
- 比较重点：优先比较相同输入电容、相同带宽定义和相同输出负载下的增益、噪声、线性度与功耗。
- 本文优势：.ROC 快速残差失调消除
- 主要限制：当前页面基于调研表和已下载原文建立；关键数值应以论文正文、图表和补充材料为准。
- 口径提醒：会议论文中仿真值、后仿值和芯片实测值不可直接混排；未在正文报告的指标不作推算排名。
NS-RAM / CIM 适配判断
若阵列按bank/列轮询且切换瞬态主导吞吐，可借鉴快速offset cancellation；否则优先级较低。
迁移到 NS-RAM 时仍需重新确定列线电容、最小/最大读电流、允许建立时间、输出摆幅和 ADC 满量程，并据此重算反馈元件与环路稳定性。
核心优势与局限
核心优势：.ROC 快速残差失调消除
主要局限：当前页面基于调研表和已下载原文建立；关键数值应以论文正文、图表和补充材料为准。
结论：该文适合作为“突发模式 TIA + 限幅放大器 (LA) 两级架构”路线的参考，但不能脱离其原始应用和负载条件直接套用指标。
论文原图
