02 / TIA LITERATURE
SAR-MemPipe: A Hybrid Pipeline-SAR Memristive ADC for Analog Resistive Arrays
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作者与单位: 见论文原文首页（下方已附前三页原图）
会议: IEEE ISCAS 2024
DOI: https://doi.org/10.1109/iscas58744.2024.10557966
原文: paper.pdf
核心参考量
| 维度 | 信息 |
|---|---|
| 应用场景 | 模拟阻性阵列 / Memristive ADC |
| 是否实测 | 待核实 |
| 工艺节点 | 待核实 |
| 前端架构 | Hybrid Pipeline-SAR Memristive ADC |
| 关键性能条件 | 面向模拟阻性阵列的ADC读出 |
| 可参考程度 | 待定 |
设计挑战
- 应用约束：模拟阻性阵列 / Memristive ADC。
- 核心电路矛盾：本文为阵列读出相关 ADC，不是传统 TIA 拓扑；其价值在于说明后级量化如何与电流/电阻阵列读出协同设计。
- 指标与实现约束：面向模拟阻性阵列的ADC读出。这些数值必须同时结合输入电容、输出负载、供电与验证频率判断，不能只比较单个峰值指标。
架构创新点
1. 前端拓扑
Hybrid Pipeline-SAR Memristive ADC。该拓扑决定输入阻抗、反馈环路和主要噪声源，也是判断能否迁移到阵列读出的第一层依据。
2. 关键机制
将Pipeline-SAR量化架构与memristive阵列读出结合
3. 与传统方案的差异
本文为阵列读出相关 ADC，不是传统 TIA 拓扑；其价值在于说明后级量化如何与电流/电阻阵列读出协同设计。
性能与证据
| 项目 | 判断 |
|---|---|
| 工艺 | 待核实 |
| 验证方式 | 待核实 |
| 关键性能 | 面向模拟阻性阵列的ADC读出 |
| 证据等级 | 验证方式需继续核实 |
| 参考程度 | 待定 |
原文摘要证据：This paper presents a hybrid pipeline SAR ADC (a) (c) DAC … DAC … with a loop-unrolled structure to reduce the crossbar’s ADC G1 G1 power while maintaining high speed. The 1st stage memristive Computational I1 I1 SAR ADC can fully utilize the TIA originally in the crossbar DAC … … … … … and avoid the extra MDAC in pipeline ADC. Further, memristive G2 … crossbar DAC Gi weight calibration and a new resistive alternated binary search I2 are implemented on the 1st stage to maintain the TIA gain and … … … … Ii Inet = ∑GiVi … DAC … Vref ADC’s accuracy. Both stage’s ADC are loop-unroll to eliminate Gi Gref1 the delay brought by SAR logic for high speed. Through multiple Ii Iref1 simulations, the design is demonstrated to be robust to the Inet = ∑GiVi ADC … … … … frequency and mismatch variations with the highest sampling Vref … crossbar Grefi frequency reaching 300MHz and SNDR up to 65.1dB in 9MHz input. The power consumption is designed to...
与 SOTA 对比
- 比较重点：优先比较相同输入电容、相同带宽定义和相同输出负载下的增益、噪声、线性度与功耗。
- 本文优势：将Pipeline-SAR量化架构与memristive阵列读出结合
- 主要限制：本文是ADC相关工作，保留用于完整读出链调研，不纳入TIA单项性能排名。
- 口径提醒：会议论文中仿真值、后仿值和芯片实测值不可直接混排；未在正文报告的指标不作推算排名。
NS-RAM / CIM 适配判断
需要结合阵列输出电流、输入电容、目标带宽及允许功耗进一步判定。
迁移到 NS-RAM 时仍需重新确定列线电容、最小/最大读电流、允许建立时间、输出摆幅和 ADC 满量程，并据此重算反馈元件与环路稳定性。
核心优势与局限
核心优势：将Pipeline-SAR量化架构与memristive阵列读出结合
主要局限：本文是ADC相关工作，保留用于完整读出链调研，不纳入TIA单项性能排名。
结论：该文适合作为“Hybrid Pipeline-SAR Memristive ADC”路线的参考，但不能脱离其原始应用和负载条件直接套用指标。
论文原图
