02 / TIA LITERATURE
A 50/25/12.5 Gb/s Fast-Settling Burst-Mode Transimpedance Amplifier for 50G-PON
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作者与单位: 见论文原文首页（下方已附前三页原图）
会议: IEEE ISCAS 2026
DOI: https://doi.org/10.1109/iscas66217.2026.11562071
原文: paper.pdf
核心参考量
| 维度 | 信息 |
|---|---|
| 应用场景 | 50G-PON光通信BM-TIA |
| 是否实测 | Post-layout simulation |
| 工艺节点 | 90 |
| 前端架构 | Burst-mode TIA；HG/LG；concurrent offset cancellation |
| 关键性能条件 | 50/25/12.5 Gb/s；三速率 |
| 可参考程度 | 低相关 |
设计挑战
- 应用约束：50G-PON光通信BM-TIA。
- 核心电路矛盾：传统burst TIA常把offset cancellation放在启动后串行执行，导致建立时间长。本文并行运行offset cancellation，使三速率模式切换更快；本质是时序并行化的校准路径。
- 指标与实现约束：50/25/12.5 Gb/s；三速率。这些数值必须同时结合输入电容、输出负载、供电与验证频率判断，不能只比较单个峰值指标。
架构创新点
1. 前端拓扑
Burst-mode TIA；HG/LG；concurrent offset cancellation。该拓扑决定输入阻抗、反馈环路和主要噪声源，也是判断能否迁移到阵列读出的第一层依据。
2. 关键机制
并行offset cancellation极大缩短burst settling
3. 与传统方案的差异
传统burst TIA常把offset cancellation放在启动后串行执行，导致建立时间长。本文并行运行offset cancellation，使三速率模式切换更快；本质是时序并行化的校准路径。
性能与证据
| 项目 | 判断 |
|---|---|
| 工艺 | 90 |
| 验证方式 | Post-layout simulation |
| 关键性能 | 50/25/12.5 Gb/s；三速率 |
| 证据等级 | 仿真或后仿，证据等级中等 |
| 参考程度 | 低相关 |
原文摘要证据：This paper presents a reconfigurable burst-mode (BM) transimpedance amplifier (TIA), supporting triple rates of 50/25/12.5-Gb/s for both symmetrical and asymmetrical 50G-PON. Triple rate bandwidth scaling gain modes are adopted in high-gain (HG) mode while a merged bandwidth gain mode is utilized in low-gain (LG) mode. For rapid settling, a concurrent offset cancellation (OC) scheme is implemented to activate AOC and ROC loops in parallel, eliminating the cumulative delay inherent in sequential loop activation. In HG mode, the TIA achieves simulated gains of 82/85/86 dBΩ with Fig. 1. The challenges faced by BM-TIA. corresponding 3-dB bandwidths of 38/13/7 GHz for 50/25/12.5 Gb/s rate, respectively. Meanwhile, in LG mode, it provides a gain of 61.5 dBΩ while extending the bandwidth to 42 GHz. a critical challenge. To address this, this paper proposes a Finally, the TIA achieves a record burst-mode settling time of 50/25/12.5 Gb/s trip...
与 SOTA 对比
- 比较重点：优先比较相同输入电容、相同带宽定义和相同输出负载下的增益、噪声、线性度与功耗。
- 本文优势：并行offset cancellation极大缩短burst settling
- 主要限制：参数很强但功耗/速度目标完全不同
- 口径提醒：会议论文中仿真值、后仿值和芯片实测值不可直接混排；未在正文报告的指标不作推算排名。
NS-RAM / CIM 适配判断
只在高速分时读出或频繁切换增益档时借鉴；与低速阵列读出的静态噪声优化关系较弱。
迁移到 NS-RAM 时仍需重新确定列线电容、最小/最大读电流、允许建立时间、输出摆幅和 ADC 满量程，并据此重算反馈元件与环路稳定性。
核心优势与局限
核心优势：并行offset cancellation极大缩短burst settling
主要局限：参数很强但功耗/速度目标完全不同
结论：该文适合作为“Burst-mode TIA；HG/LG；concurrent offset cancellation”路线的参考，但不能脱离其原始应用和负载条件直接套用指标。
论文原图
